AMD EPYC Venice-X terá até 1.152 MB de cache e boost de 5,3 GHz

A AMD prepara o EPYC Venice-X, processador para servidores que combina núcleos Zen 6 de alta frequência com uma grande quantidade de cache 3D V-Cache. A linha deve chegar no segundo semestre de 2027, com até 96 núcleos e boost máximo de 5,3 GHz, segundo informações reunidas pelo Wccftech em 10 de novembro de 2026.

O destaque é o cache L3 de até 1.152 MB por processador. A AMD mira cargas de computação técnica e HPC, sigla em inglês para computação de alto desempenho, especialmente tarefas sensíveis à memória, como simulações de engenharia eletrônica. Para quem contrata infraestrutura em nuvem, a Microsoft já indicou que usará os chips em instâncias Azure HXv2 em 2027.

Como a AMD chega aos 1.152 MB de cache no EPYC Venice-X

De acordo com os dados divulgados pela AMD e citados pelo Wccftech, cada chip terá oito CCDs com V-Cache. Cada conjunto reúne 48 MB de cache L3 no CCD e mais 96 MB empilhados, totalizando 144 MB. Multiplicados pelos oito conjuntos, são 1.152 MB no pacote: 384 MB nos CCDs e 768 MB nas camadas empilhadas.

A configuração máxima inclui 96 núcleos Zen 6 e 192 threads por processador. Em sistemas com dois soquetes, a plataforma poderá chegar a 192 núcleos e 384 threads. O boost máximo informado é de 5,3 GHz. A AMD descreve a geração de V-Cache como a melhor que já produziu, mas essa avaliação é da própria empresa, não uma comparação independente.

Memória rápida e foco em cargas de engenharia

O Venice-X será compatível com memória DDR5-8000 e módulos MRDIMM de até 12.800 MT/s, distribuídos por 16 canais na plataforma SP7. Segundo os dados publicados, cada soquete terá até 96 pistas PCIe Gen 6 e largura de banda de memória de até 1.638 GB/s. É uma configuração voltada a servidores que precisam mover grandes volumes de dados sem deixar os núcleos esperando.

A AMD afirma que o 3D V-Cache ajuda em cargas de EDA, usadas no projeto e na simulação de componentes eletrônicos, e cita trabalhos com Siemens e Synopsys. A empresa não apresentou números específicos de ganho. O argumento é que mais dados podem ficar próximos dos núcleos, algo que pode reduzir esperas em tarefas dependentes de memória, mas o impacto varia conforme o programa usado.

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A estreia está prevista para o segundo semestre de 2027, ao lado da linha Verano EPYC 9006 LP. Até lá, os números divulgados dão uma medida do foco do Venice-X: reunir alta frequência e bastante cache para cargas técnicas, sem que a AMD tenha detalhado ainda o desempenho final em aplicações reais.

Fonte: Wccftech